高速电路板设计的注意事项(二)

　　一种好的叠层结构就能够作到对阻抗的有效控制，其走线可形成易懂和可预测的传输线结构。现场解决工具能很好地处理这类问题，只要将变量数目控制到最少，就可以得到相当精确的结果。

　　但是，当三个以上的信号层叠在一起时，情况就不一定是这样了，其理由很微妙。目标阻抗值取决于器件的工艺技术。高速CMOS 技术一般能达到约70Ω； 高速TTL 器件一般能达到约80Ω至100Ω。因为阻抗值通常对噪声容限和信号切换有很大的影响，所以进行阻抗选择时需要非常仔细；产品说明书对此应当给出指导。

　　现场解决工具的初始结果可能会遇到两种问题。首先是视野受到限制的问题， 现场解决工具只对附近走线的影响做分析，而不考虑影响阻抗的其它层上的非平行走线。现场解决工具在布线前，即分配走线宽度时无法知道细节，但上述成对安排的方法可使这个问题变得最小。

　　值得一提的是不完全电源层（partial power planes）的影响。外层电路板上在布线后经常挤满了接地铜线,这样就有利于抑制EMI 和平衡涂敷（balance plating）。如果只对外层采取这样的措施，则本文所推荐的叠层结构对特性阻抗的影响非常微小。

　　大量采用相邻信号层的效果是非常显著的。某些些现场解决工具不能发现铜箔的存在，因为它只能检查印制线和整个层面，所以对阻抗的分析结果是不正确的。当邻近的层上有金属时，它就象一个不太可靠的地线层一样。如果阻抗过低，瞬时电流就会很大,这是一个实际而且敏感的EMI 问题。

　　导致阻抗分析工具失败的另一个原因是分布式电容。这些分析工具一般不能反映引脚和过孔的影响（这种影响通常用仿真器来进行分析）。这种影响可能会很大，特别是在背板上。其原因非常简单：

　　特性阻抗通常可用下述公式计算： √L/C

　　其中，L 和C 分别是单位长度的电感和电容。

　　如果引脚是均匀排布的，附加的电容将大大影响这个计算结果。公式将变成： √L/（C+C‘）

　　C‘是单位长度的引脚电容。

　　如果象在背板上那样连接器之间用直线相连，就可用总线路电容以及除了第一和最后一个引脚之外的总引脚电容。这样，有效阻抗就就会降低，甚至可能从 80Ω降到8Ω。为了求得有效值，需将原阻抗值除以： √（1+C‘/C）

　　这种计算对于元件选择是很重要的。

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