确保信号完整性的电路板PCB设计准则(一)

　　1.SI问题的提出

　　2.PCB设计前的准备工作

　　3.电路板的层叠

　　4.串扰和阻抗控制

　　5.重要的高速节点

　　6.技术选择

　　7.预布线阶段

　　8.布线后SI仿真

　　9.后制造阶段

　　10.模型的选择

　　11.未来技术的趋势

　　一、SI问题的提出

　　随着IC输出开关速度的提高，不管信号周期如何，几乎所有PCB设计都遇到了信号完整性问题。即使过去你没有遇到SI问题，但是随着电路工作频率的提高，今后一定会遇到信号完整性问题。

　　信号完整性问题主要指信号的过冲和阻尼振荡现象，它们主要是IC驱动幅度和跳变时间的函数。也就是说，即使布线拓扑结构没有变化，只要芯片速度变得足够快，现有PCB设计也将处于临界状态或者停止工作。我们用两个实例来说明信号完整性PCB设计是不可避免的。

　　实例之一：在通信领域，前沿的电信公司正为语音和数据交换生产高速电路板（高于500MHz），此时成本并不特别重要，因而可以尽量采用多层板。这样的电路板可以实现充分接地并容易构成电源回路，也可以根据需要采用大量离散的端接器件，但是PCB设计必须正确，不能处于临界状态。

　　SI和EMC专家在布线之前要进行仿真和计算，然后，电路板PCB设计就可以遵循一系列非常严格的PCB设计规则，在有疑问的地方，可以增加端接器件，从而获得尽可能多的SI安全裕量。电路板实际工作过程中，总会出现一些问题，为此，通过采用可控阻抗端接线，可以避免出现SI问题。简而言之，超标准PCB设计可以解决SI问题。

　　实例之二：从成本上考虑，电路板通常限制在四层以内（外面两层分别是电源层和接地层）。这极大限制了阻抗控制的作用。此外，布线层少将加剧串扰，同时信号线间距还必须最小以布放更多的印制线。另一方面，PCB设计工程师必须采用最新和最好的CPU、内存和视频总线PCB设计，这些PCB设计就必须考虑SI问题。

　　关于布线、拓扑结构和端接方式，工程师通常可以从CPU制造商那里获得大量建议，然而，这些PCB设计指南还有必要与制造过程结合起来。在很大程度上，电路板PCB设计师的工作比电信PCB设计师的工作要困难，因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解决那些不完整的信号，同时确保产品的PCB设计期限。

　　下面介绍PCB设计过程通用的SIPCB设计准则。

　　二、PCB设计前的准备工作

　　在PCB设计开始之前，必须先行思考并确定PCB设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作。就SI而言，要预先进行调研以形成规划或者PCB设计准则，从而确保PCB设计结果不出现明显的SI问题、串扰或者时序问题。有些PCB设计准则可以由IC制造商提供，然而，芯片供应商提供的准则（或者你自己PCB设计的准则）存在一定的局限性，按照这样的准则可能根本PCB设计不了满足SI要求的电路板。如果PCB设计规则很容易，也就不需要PCB设计工程师了。

　　在实际布线之前，首先要解决下列问题，在多数情况下，这些问题会影响你正在PCB设计（或者正在考虑PCB设计）的电路板，如果电路板的数量很大，这项工作就是有价值的。

　　三、电路板的层叠

　　某些项目组对PCB层数的确定有很大的自主权，而另外一些项目组却没有这种自主权，因此，了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差，这时还是发现电路板制造公差的良机。比如，如果你指定某一层是50Ω阻抗控制，制造商怎样测量并确保这个数值呢？

　　其他的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线宽和间距的允许误差是多少？接地层和信号层的厚度和间距的允许误差是多少？所有这些信息可以在预布线阶段使用。

　　根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其他电路板或者背板的PCB都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。

　　在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层（例如带状线），但是实际上，工程师必须经常使用外层进行所有或者部分高速节点的布线。要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到SI问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者模拟电路板的性能。

　　四、串扰和阻抗控制

　　来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决定信号线之间或者各类信号线之间的“安全”或预期间距（或者平行布线长度）。比如，欲将时钟到数据信号节点的串扰限制在100mV以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果PCB设计中包含阻抗重要的节点（或者是时钟或者专用高速内存架构），你就必须将布线放置在一层（或若干层）上以得到想要的阻抗。

　　五、重要的高速节点

　　延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳SI质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性PCB设计的指标。

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